10-6 主单元原理图（MAIN-5）

图 10-6 主单元原理图（MAIN-5）（英文原图，位号与网络名保留原文）

本页（英文原版 10-6）图题标注为 • MAIN UNIT (MAIN-5)，覆盖接收 A/D、发射 D/A 与时钟分配。

中部大的功能块为 RX-ADC（接收高速 A/D），其差分输出经绿线送往 MAIN-6 的 FPGA；右上为发射用高速 D/A IC1331（ISL5857IAZ），数字输入来自 FPGA，电流输出 IOUTA/IOUTB 经 FI1221 等 LC 滤波器形成 FTXS/FRXS 信号并送往下级。时钟由 X1201（CR-932）与 IC1211（SN74AHC1GU04DCK）、IC1212（SN65LVDS1DBV）产生并分配，CLK41M_P/CLK41M_N 以 LVDS 方式送往 FPGA；另有 BAP70Q PIN 二极管（D1251）、2SC3356L（Q1201）构成受 AGC 控制的前置衰减/放大，AGCV 为 AGC 控制电压。接收灵敏度低、发射电平异常或频率偏差时，先查本页时钟与 ADC/DAC 的供电（3R3VA、5V、8V）。

关键标注术语

图中标注	中文	说明
MAIN UNIT (MAIN-5)	主单元第 5 页	本页图题
RX-ADC	接收 A/D 转换功能块	接收通道高速模数转换
ISL5857IAZ	高速 D/A	IC1331，发射数字信号还原
CR-932	时钟振荡器	X1201，时钟源
CLK41M_P / CLK41M_N	41 MHz 时钟差分对	经 LVDS 送 FPGA
SN65LVDS1DBV	LVDS 驱动器	IC1212，时钟差分驱动
SN74AHC1GU04DCK	反相器	IC1211，时钟整形
SN74LVC1G04DCK	反相器	IC1221，逻辑整形
BAP70Q	PIN 二极管	D1251，电调衰减
2SC3356L	高频三极管	Q1201，前置放大
AGCV	AGC 控制电压	控制衰减/增益
REFV	参考电压	ADC/DAC 基准
REFIO / FSADJ	D/A 基准/满度电流设定	ISL5857 的基准与量程设定
IOUTA / IOUTB	D/A 电流输出	差分电流输出对
SLEEP	休眠控制	D/A 低功耗控制
FI1221	中频滤波器	D/A 输出后的 LC 滤波
FTXS / FRXS	TX/RX 中频信号	与 MAIN-4 的接口信号
DACLK	D/A 时钟	发射 D/A 采样时钟
BA033FP / XC6209F332MR	3.3V 稳压器	模拟与数字电源
3R3VA / 5V / 8V	电源网络	ADC/DAC 与模拟电路供电

对应原手册页码：英文版 p67