10-7 主单元原理图（MAIN-6）

图 10-7 主单元原理图（MAIN-6）（英文原图，位号与网络名保留原文）

本页（英文原版 10-7）图题标注为 • MAIN UNIT (MAIN-6)，是 FPGA 及其配置、存储电路页。

FPGA IC1351（EP4CE55F23I7N）在图上分成多份符号绘制，按 DIFFIO_T、DIFFIO_R 差分对与 DIFFCLK、PLL1_CLKOUT 时钟引脚分组，并通过跨页网络与 MAIN-1~MAIN-5 各页的 LCD 数据、DSP、ADC/DAC 及控制信号相连。配置部分有 MSEL0~MSEL3、CFG、DCLK、DATA0、DONE 等信号与 S-RAM IC1401（23LC1024T）；另有 FFCLK/FFCS/FFDI/FFDO、SPDO/SPCK/SPCS 等串行接口以及 RSSI。FPGA 配置不成功（DONE 状态异常）、显示花屏或 DSP 通信中断时，重点查本页配置信号与 F1R2V、F2R5V、F3R3V 供电。

关键标注术语

图中标注	中文	说明
MAIN UNIT (MAIN-6)	主单元第 6 页	本页图题
EP4CE55F23I7N	FPGA 型号	IC1351，多份符号分绘
23LC1024T	串行 S-RAM	IC1401，配置/数据缓存
MSEL0~MSEL3	配置模式选择	决定 FPGA 加载方式
CFG	配置控制	配置相关信号
DCLK / DATA0	配置时钟/数据	从存储器加载配置
DONE	配置完成	加载成功后置位
DIFFIO_T* / DIFFIO_R*	差分 I/O（T/R 组）	FPGA 的 LVDS 数据对
DIFFCLK_0 / DIFFCLK_1	差分时钟输入	FPGA 全局时钟
PLL1_CLKOUT	PLL 时钟输出	内部 PLL 输出
DIFTFD* / DIFTFO*	显示数据差分对	送显示单元的数据
DSPCK / DSPR / FRM / BCLK / MCLK	DSP 与音频同步信号	与 MAIN-4、MAIN-5 相连
DCCLK / /DCCLK	显示时钟（含反相）	LCD 像素时钟
FFCLK / FFCS / FFDI / FFDO	串行接口时钟/片选/数据	与 DSP/存储通信
SPDO / SPCK / SPCS	SPI 数据/时钟/片选	串行外设接口
RSSI	接收信号强度指示	来自 DSP 链路
VCCINT / VCCIO / VCCA / VCCD_PLL	FPGA 内核/IO/模拟/PLL 电源	各电源引脚分组
F1R2V / F2R5V / F3R3V	1.2V/2.5V/3.3V 电源	经磁珠滤波后供给 FPGA
MAIN-1~MAIN-5	跨页标注	表明信号来自/去往哪一页

对应原手册页码：10-7（英文版 p68）